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北京10月25-26号《DDR3_Gbps高速差分SIPI设计》课程安排

课程名称:《DDR3_Gbps高速差分SIPI设计》

开课时间:201910月25-26日共两天

授课老师:于博士

开课地点: 北京


课程背景

本课程重点讲解了DDR3_Gbps高速差分SIPI设计,帮助电子行业工程技术人员提高在PCB布线和信号分析方面的专业技能,为企业培养优秀的SI工程师,提高产品质量和可靠性,增强产品在国内国际的市场竞争力。

本课程重点不是“书本上的理论”,而是“工程中该怎么做、为什么这样做”。

既要了解“这个地方有这个问题”,又要知道“这个问题工程上这样处理”。

紧扣工程设计讲解关键知识点,拒绝枯燥的理论堆积,实用为主,直观形象,便于工程师接受。

课程受益

实战应用、真正解决问题,方便落实!明白为什么,更清楚怎么做!

通过本课程的学习你可以在硬件设计,硬件测试,PCB设计,SI设计,PI设计等方面的能力有质的飞跃,本课程的内容帮助你成为业界顶尖的工程师

参加对象

硬件设计工程师,硬件测试工程师,PCB设计工程师,EMC工程师,PI工程师,SI工程师,项目经理,技术支持工程师,研发主管,研发总监,研发经理,测试经理,系统测试工程师


DDR3_Gbps高速差分SIPI设计课程大纲

第一部分:DDR3高速并行SIPI

1DDR3 接口 SI/PI 设计内容

  • DDR3 接口介绍

  • DDR3 接口信号电源要求

  • DDR3 接口SI/PI 设计包含哪些内容?

  • 如何评价DDR接口信号质量?

  • 导致眼图恶化的因素

  • 时序分析ABC

  • 影响时序的因素

  • Timing Budget 示例

2DQ/DQS  信号组

  • 了解SSTL的脾气

  • ODTZQ calibration

  • 走线阻抗:50欧?  45欧? 40欧? …………

  • 间距控制:1.5X ?   2X ?   2.5X ?    …………

  • 如何优化RonZ0ODT组合

  • 影响时序的因素分析

  • 扇出长度问题

  • 走线中途过孔的处理

  • 怎样规划层叠和参考平面?

3ADDR/CMD/CNTL_CLOCK信号组

  • 常用拓扑结构及端接

  • 摸透Fly-by 结构的脾气 

  • 链中容性负载的影响

  • 容性负载补偿

  • VTT 上拉电阻的选择

  • 主干线长度、DDR区域分段长度、尾巴长度等的影响

  • 驱动器封装引起的波形变化

  • DDR芯片封装引起的信号恶化

  • DDR芯片扇出过孔的影响

  • DDR芯片扇出长度的影响

  • Fly-by 结构中不同位置的眼图特点

  • Fly-By结构综合优化

  • Fly-By结构的等长设置

  • Timing Budget 示例

  • 影响jitter的因素分析

  • T拓扑与端接

4DDR3接口电源设计

  • VDD/VDDQ电源设计

  • VTT电源设计

  • VREF电源设计

5、信号质量及时序优化要点

  • 如何选择阻抗

  • 层叠设置必须注意的问题

  • Date lane优化要点

  • ADDR/CMD/CNTL/CLK优化要点

  • DDR3接口布线优化要点

  • VDD/VDDQ电源设计要点

  • VTT电源设计要点

  • VREF电源设计要点

6DDR3 接口仿真方法

  • 仿真设置关键点

  • 如何解读仿真结果

  • 信号质量仿真、演示

  • 眼图质量仿真、演示

  • 时序仿真、演示

 

第二部分:Gbps高速差分SIPI设计

 

1、高速差分设计8个关键控制点

  • 高速差分互连系统结构

  • 眼图关键特征参数解读

  • 高速差分设计8个关键控制点

2S参数及TDR

  • 理解S参数

  • 利用S参数提取信息

  • 利用S参数 debug

  • 反射与TDR

  • TDR 分辨率

3、耦合干扰问题

  • 同层线间串扰

  • 层间串扰

  • 孔与孔的耦合干扰

  • 回流路径引起的耦合干扰

  • 通过电源系统产生耦合干扰

  • 各种耦合干扰的规避措施

4、抖动问题

  • 引起抖动的常见因素

  • 耦合干扰如何影响抖动

  • ISI 如何影响抖动

  • AC耦合电容如何影响抖动

  • 阻抗不连续如何影响抖动

  • 参考平面如何影响抖动

  • 电源噪声如何影响抖动

  • 差分对配置如何影响抖动

  • 差分不对称性影响抖动

5、差分、共模的转换

  • 详解模态转换

  • 模态转换对眼图质量的影响

  • 解决模态转换问题的各种措施

6、互连通道阻抗优化

  • 阻抗连续性优化内容

  • 过孔研究及优化

  • 金手指焊盘特性及优化

  • AC耦合电容焊盘优化

 7、电源优化设计

  • 摸透磁珠滤波器的脾气

  • L型还是PI

  • 负载之间的电源干扰

  • 优化电源树结构

  • 电源树优化示例

  • SERDES接口模拟电源设计要点

8、交流答疑

 


 

讲师介绍

于争  博士  著名实战型信号完整性设计专家

多年大型企业工作经历,目前专注于为企业提供信号完整性设计咨询服务。拥有《信号完整性揭秘--于博士SI设计手记》 《Cadence SPB15.7 工程实例入门》等多本学术及工程技术专著。录制的《Cadence SPB15.7 快速入门视频教程(60集)》深受硬件工程师欢迎。

      近20年的高速电路设计经验,专注于高速电路信号完整性系统化设计,多年来设计的电路板最高达到28层,信号速率超过12Gbps,单板内单电压轨道电流最大达到70安培,电路板类型包括业务板卡、大型背板、测试夹具、工装测试板等等,在多个大型项目中对技术方案和技术手段进行把关决策,在高速电路信号完整性设计方面积累了丰富的经验。

曾主讲100多场信号完整性设计、信号完整性仿真等课程。曾为HP,Rothenberger,Micron,东芝,Amphenol,Silan,Siemens,联想,中兴,浪潮,方正,海信,中电38所,中电36所,京东方,中航613所,北京微视,上海国核自仪,航天2院25所,中科院微电子所,上海先锋商泰,无锡云动,厦门飞华环保等多家企业及科研院所提供咨询及培训服务。公开课及内训企业覆盖了通信电子、医疗器械、工业控制、汽车电子、电力电子、雷达、导航、消费电子、核工业等多个行业

 


       《DDR3_Gbps高速差分SIPI设计》报名表

主办单位:  深圳市赛盛技术有限公司

培训地点:  北京(详见报到须知)

培训时间:  20191025-26         

报名方式:  请在培训之前将下面表格填好,回传至深圳市赛盛技术有限公司,以便准备培训教材,同时我们会在课前一周发详细会务安排。

参加人员名单:

公司名称:         产品:   规模/人数:         

1、姓名:     职务:    电话/传真:     邮箱:    

2、1、姓名:     职务:    电话/传真:     邮箱:    

3、1、姓名:     职务:    电话/传真:     邮箱:    

4、1、姓名:     职务:    电话/传真:     邮箱:    

费    用  价格3980元/人(含讲师费、全套资料、两天午餐费、点心费、证书费

付款方式  转账(      )现金 (      ) (请在对应的付款方式括号内填“是”)   

为避免现场等候,建议学员通过转账支付,请提前一周把相关费用转账汇入我公司帐户

开 户 行  招商银行深圳分行高新园支行

帐    号  8119 8134 7310 001

帐    户:  深圳市赛盛技术有限公司

如有疑问可电话联系郭小姐,电话:13641462598   邮箱:guocuiting@ses-tech.com


 


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