上海4月22-23日《DDR3_Gbps高速差分SIPI设计》开课了！
上海4月22-23日《DDR3_Gbps高速差分SIPI设计》开课了！
课程名称：《DDR3_Gbps高速差分SIPI设计》
授课老师：于老师
开课时间：4月22-23日
开课地点：上海
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本课程重点讲解了DDR3_Gbps高速差分SIPI设计，帮助电子行业工程技术人员提高在PCB布线和信号分析方面的专业技能，为企业培养优秀的SI工程师，提高产品质量和可靠性，增强产品在国内国际的市场竞争力。
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本课程重点不是“书本上的理论”，而是“工程中该怎么做、为什么这样做”。
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既要了解“这个地方有这个问题”，又要知道“这个问题工程上这样处理”。
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紧扣工程设计讲解关键知识点，拒绝枯燥的理论堆积，实用为主,直观形象，便于工程师接受。
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实战应用、真正解决问题，方便落实！明白为什么这么做，更清楚应该怎么做！ -
通过本课程的学习你可以在硬件设计，硬件测试，PCB设计，SI设计，PI设计等方面的能力有质的飞跃，本课程的内容帮助你成为更加优秀的研发人员。
硬件设计工程师，硬件测试工程师，PCB设计工程师，EMC工程师，PI工程师，SI工程师，项目经理，技术支持工程师，研发主管,研发总监,研发经理,测试经理,系统测试工程师。
第一部分：DDR3高速并行SIPI设计
1、DDR3 接口 SI/PI 设计内容
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DDR3 接口介绍
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DDR3 接口信号电源要求
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DDR3 接口SI/PI 设计包含哪些内容？
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如何评价DDR接口信号质量？
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导致眼图恶化的因素
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时序分析ABC
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影响时序的因素
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Timing Budget 示例
2、DQ/DQS 信号组
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了解SSTL的脾气
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ODT和ZQ calibration
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走线阻抗：50欧？45欧？40欧？…………
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间距控制：1.5X ? 2X ? 2.5X ? …………
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如何优化Ron、Z0、ODT组合
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影响时序的因素分析
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扇出长度问题
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走线中途过孔的处理
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怎样规划层叠和参考平面？
3、ADDR/CMD/CNTL_CLOCK信号组
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常用拓扑结构及端接
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摸透Fly-by 结构的脾气
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链中容性负载的影响
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容性负载补偿
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VTT 上拉电阻的选择
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主干线长度、DDR区域分段长度、尾巴长度等的影响
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驱动器封装引起的波形变化
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DDR芯片封装引起的信号恶化
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DDR芯片扇出过孔的影响
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DDR芯片扇出长度的影响
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Fly-by 结构中不同位置的眼图特点
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Fly-By结构综合优化
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Fly-By结构的等长设置
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Timing Budget：示例
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影响jitter的因素分析
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T拓扑与端接
4、DDR3接口电源设计
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VDD/VDDQ电源设计
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VTT电源设计
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VREF电源设计
5、信号质量及时序优化要点
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如何选择阻抗
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层叠设置必须注意的问题
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Date lane优化要点
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ADDR/CMD/CNTL/CLK优化要点
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DDR3接口布线优化要点
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VDD/VDDQ电源设计要点
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VTT电源设计要点
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VREF电源设计要点
6、DDR3 接口仿真方法
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仿真设置关键点
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如何解读仿真结果
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信号质量仿真、演示
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眼图质量仿真、演示
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时序仿真、演示
第二部分：Gbps高速差分SIPI设计
1、高速差分设计8个关键控制点
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高速差分互连系统结构
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眼图关键特征参数解读
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高速差分设计8个关键控制点
2、S参数及TDR
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理解S参数
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利用S参数提取信息
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利用S参数 debug
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反射与TDR
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TDR 分辨率
3、耦合干扰问题
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同层线间串扰
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层间串扰
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孔与孔的耦合干扰
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回流路径引起的耦合干扰
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通过电源系统产生耦合干扰
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各种耦合干扰的规避措施
4、抖动问题
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引起抖动的常见因素
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耦合干扰如何影响抖动
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ISI 如何影响抖动
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AC耦合电容如何影响抖动
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阻抗不连续如何影响抖动
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参考平面如何影响抖动
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电源噪声如何影响抖动
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差分对配置如何影响抖动
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差分不对称性影响抖动
5、差分、共模的转换
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详解模态转换
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模态转换对眼图质量的影响
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解决模态转换问题的各种措施
6、互连通道阻抗优化
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阻抗连续性优化内容
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过孔研究及优化
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金手指焊盘特性及优化
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AC耦合电容焊盘优化
7、电源优化设计
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摸透磁珠滤波器的脾气
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L型还是PI型
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负载之间的电源干扰
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优化电源树结构
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电源树优化示例
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SERDES接口模拟电源设计要点
8、交流答疑
参训学员或者企业在课程结束后，可以享受相关赛盛技术的电磁兼容技术方面优质售后服务，作为授课之补充，保证效果，达到学习目的。主要内容如下：
1.【讲师技术解答与指导服务】--培训完成后，参加培训人员相关电磁兼容问题可以得到EMC培训讲师或赛盛技术团队的解答与指导（邮件或电话方式），作为培训讲授的补充；
2.【EMC项目测试九折优惠】--协助EMC摸底测试，测试项目九折优惠；
3.【赠送技术光盘一份】--内含EMC标准、标准电路、器件库等一系列实用EMC资料；
4.【定期提供EMC专题技术期刊】--含各行业的典型产品EMC问题的解决方法详解；
讲师介绍——于争 博士
著名实战型信号完整性设计专家
多年大型企业工作经历，目前专注于为企业提供信号完整性设计咨询服务，拥有《信号完整性揭秘--于博士SI设计手记》 《Cadence SPB15.7 工程实例入门》等多本学术及工程技术专著。录制的《Cadence SPB15.7 快速入门视频教程（60集）》深受硬件工程师欢迎。
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近20年的高速电路设计经验，专注于高速电路信号完整性系统化设计，多年来设计的电路板最高达到28层，信号速率超过12Gbps，单板内单电压轨道电流最大达到70安培，电路板类型包括业务板卡、大型背板、测试夹具、工装测试板等等，在多个大型项目中对技术方案和技术手段进行把关决策，在高速电路信号完整性设计方面积累了丰富的经验。
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曾主讲100多场信号完整性设计、信号完整性仿真等课程。曾为HP，Rothenberger，Micron，东芝，Amphenol，Silan，Siemens，联想，中兴，浪潮，方正，海信，中电38所，中电36所，京东方，中航613所，北京微视，上海国核自仪，航天2院25所，中科院微电子所，上海先锋商泰，无锡云动，厦门飞华环保等多家企业及科研院所提供咨询及培训服务。公开课及内训企业覆盖了通信电子、医疗器械、工业控制、汽车电子、电力电子、雷达、导航、消费电子、核工业等多个行业。
主办单位简介
服务范围：EMC设计、EMC整改、EMC流程建设、EMC仿真、EMC测试及EMC培训、硬件培训等技术服务。
赛盛技术自2006年开始自主举办EMC培训，2010年后开始加入信号完整性培训、可靠性培训、硬件电路培训等服务，截至目前为6000+企业提供过培训服务，超过30000+研发工程师参加过培训，同时受到企业与工程师一致认可！
培训初心：
帮助企业提升研发团队能力
帮助企业解决产品技术问题
帮助企业缩短产品上市周期
培训特色：
系统性强：系统性讲述产品设计思路，全面学习各环节重点与解决问题的技巧。
针对性强：硬件电路、EMC，SI信号、可靠性等均有针对性课程，点到点培训。
实战性强：通过大量的实践案例讲解，着重如何实施与解决问题，贴近实际工程设计。
灵活性强：赛盛技术每年在全国多城市循环开课，企业可自由选择就近地点参与。
定制培训：可根据企业实际需求定制课程，实现企业产品与培训相结合。
《DDR3_Gbps高速差分SIPI设计》报 名 表
主办单位：深圳市赛盛技术有限公司
时间地点：上海4月22-23号
报名方式：请在培训前将下面表格填好，回传至深圳市赛盛技术有限公司，以便准备培训教材资料，我们会在课前一周将报道须知发给参加的学员。
培训费用：价格4280元/人（含讲师费、全套资料、两天午餐费、点心费、证书费、6%增值税专用发票）
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（请填写回执表并回传主办方确认报名）
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住宿需求 （费用自理） |
（ ）间，入住时间： （ ）日-（ ）日 |
房间类别 |
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□现场现金支付培训费用 □企业转账 为避免现场等候，建议通过转账支付，请提前一周把相关费用转账汇入我公司帐户 |
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对公 账户信息 |
收款单位：深圳市赛盛技术有限公司 开 户 行：招商银行深圳分行高新园支行 账 号：8119 8134 7310 001 |
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报名/咨询电话：0755- 86137230-8035／13528468874 传 真：0755-26532652 |
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联系人：杜雨萍 报名表回传邮箱：fae21@ses-tech.com |
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联系地址：深圳市宝安区石岩街道塘头宏发科技园E栋一楼 |
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